局所全数テストとは,組合せ論理回路(CUT)の各出力の正当性を,その出力が依存する入力に全数パターンを印加することにより確かめる検査法である.一般に,局所全数テストのためのテストパターンの最小集合(最小テスト集合:MLTSと略記する)を導出することは困難であるが,ある十分条件を満足するCUTに対しては,MLTSを得るためのアルゴリズムが既に提案されている.しかし,MLTSをハードウェア的に生成することのできるテストパターンジェネレータ(TPG)については,何ら検討されていない.本論文の目的は,上述のアルゴリズムにより得られるMLTSのためのTPGを与えることである.ここでは,まず,上述のMLTSの性質に関する定理を与え,その証明を行っている.この定理によれば,MLTSに属する任意のテストパターンにおいて,ある(n-w)ビットの値のそれぞれは,残りのwビットの値の論理関数となり,かつ,その関数は排他的論理和のみで表現できる.但し,nおよびwは,それぞれ,CUTの入力数および各出力が依存する入力数のうちの最大値を表す.次に,この定理に基づいて,M系列発生器とEXORゲートとを用いてTPGを構成している.
