プロセッサ制御回路は機能的にシーケンサ（），タイミングコントローラ（）およびコンディション・ディサイダに分割されるが，このうちのSCについては，命令実行により検査するという前提の下で，既に最小テスト集合(の入力と状態との組のすべてを生起する最小数の命令実行）導出法が与えられている．しかし，この方法では，並行して実施できるTCの検査が全く考慮されていない．本論文では，TCの検査も考慮したときのSCの最小テスト集合導出法を示している．この方法によれば，TCの入力と状態との組を最大限に検査できるような，SCの最小テスト集合が得られる．また，その最小テスト集合で生起できない(の）入力と状態との組に対するテスト集合の要素数は最小となる．A processor contlor circuit can be separated into three blocks, Sequencer (SC), Timing Controller (TC), Condition Decider. There are some studies on testing each block with instruction executions, where a test set is a set of instruction executions which generate all of the input-state vectors in the block. This paper describes a method of generating the minimum test set for SC which covers the input-state vectors in TC as many as possible. In case of Intel 8080 processors, about 95 percent of the input-state vectors in TC are covered by the test set for SC obtained by the use of the method.
